模拟设计的存储器电路仿真激励怎么弄啊

hustwill · 发表于 2013-8-15 15:59:45

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用模拟方法设计了一个存储器方案，最后做仿真的时候发现，信号激励不知道怎么弄？
现在是用PWL写，但是感觉要算PWL的时间点好麻烦啊
不知道有没有简单一点的方法啊
而且信号又比较多

zhubch_04 · 发表于 2013-8-15 21:38:55

写个VEC激励吧，

hustwill · 发表于 2013-8-16 16:48:39

回复 2# zhubch_04

VEC激励怎么产生呢？
看到Nanosim HAR里有一个地方是可以加载VEC的，但是还不是很理解怎么产生VEC

hustwill · 发表于 2013-8-16 16:50:42

回复 2# zhubch_04

能不能给一下简单的VEC文件的例子参考下

qerqing · 发表于 2013-8-16 17:14:16

有verilog-A写，很方便

hustwill · 发表于 2013-8-17 09:48:00

回复 5# qerqing

你好，我虽然用过Veriloga，写过一些模型。但是还从没弄过VEC文件。你能给一个简单的例子么，我参考研究一下？
谢谢

zhubch_04 · 发表于 2013-9-2 20:35:10

回复 3# hustwill

首先用VERILOG写个。V文件，仿真生成。VCD文件，然后用命令：
vcd2vec -d -nvcd ./FILE.vcd  -nsig ./io_top.sig -nvec ./FILE.vec
转换生成。VEC文件。
其中io_top.sig 文件是激励源端口列表，格式如下：
************************************************
#in MODULE_NAME.IO_NAME1
#in MODULE_MANE.IO_NAME2
...
...
...
#vih VALUE1
#vil  VALUE2
#slope 10p

************************************************
当然，如果要求的激励不会很复杂，可以直接写。VEC文件，类似于写VPWL信号。格式如下：
************************************************
;input file: ./FILE_NAME.vcd
;sig info file: ./IO_NAME.sig
************************************************
radix             11
vname
+ INPUT_NAME1
+ INPUT_NAME2

io                ii
tunit ps
slope       10
   vih    5.0
   vil       0
;                II
;                OO
;                __
;                N N
;                AA
;                MM
;                   E E
;                   1 2
               0 00
         1000000 01
         1500000 01
         2000000 00
         2500000 00
         3000000 01
         3500000 01
         4000000 00
         4500000 00
         .......................

hustwill · 发表于 2013-9-8 20:25:15

回复 7# zhubch_04

非常感谢

mao_9270 · 发表于 2021-11-4 15:12:39

你好！！请问你的问题解决了吗？

iTaogo · 发表于 2021-11-4 19:51:31

用cadence理想源做啊,最后导出csv格式的数据返回给cadence调用就行了

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