VHDL.Verilog实现有符号数乘法

aboutnow · 发表于 2010-3-20 18:19:06

VHDL程序的那个倒是能综合，但仿真结果怎么不对呀，请问那个有符号数的乘法，是怎么进行的？！

qlengyu · 发表于 2010-3-30 08:38:12

很不错的，谢谢楼主

fum0345 · 发表于 2010-5-12 20:01:36

shi yi shi ba

myhz · 发表于 2010-5-27 12:42:17

就是综合出来信能也一般

jayne · 发表于 2010-8-17 14:57:29

有没有更好的方法啊。。。

eileen1983 · 发表于 2010-10-11 15:22:35

Verilog实现有符号数乘法

wm20 · 发表于 2010-10-26 15:26:45

这个综合出来恐怕很占资源吧？

windl32 · 发表于 2010-10-26 19:23:49

没ip的话那段代码根本没有意义

sdustyj · 发表于 2011-3-26 20:47:27

有符号乘法的verilog实现呀！！

sdustyj · 发表于 2011-3-26 22:11:29

modelsim认识signed吗？

站长推荐 /1