ICC lab1 error

zjt412

请问我在用ICC做lab的时候，lab1里add  RISC_CHIP.v时，会出现3个error。
Error: Module 'ad01d0' is not defined.  (MWNL-297)

Error: Verilog parser cannot parse the /home/zhangjt/IC_Compiler_2010.03-SP2/lab1_data_setup/design_data/RISC_CHIP.v source file. (MWNL-047)
No such file or directory

Error: Current design is not defined. (UID-4)


求解？？？？？？

chipcellw

回复 1# zjt412


    啊啊啊，我也遇到同样的问题啊 ，你最后怎么解决的啊?

chipcellw

找到原因了 是CEL中文件的命名问题。比如要做如下修改：
mv ram8x64_ioblock_4_2_1   ram8x64_ioblock_4_2:1                        
mv ram8x64_ioblockcol_1_1  ram8x64_ioblockcol:1_1

xingstar

不错，学习

spdtechie

Any body please post how the errors got solved in above context....adv thanks

inter0211

文件名需要更改，报错ad01d0，就把ad01d0_1更改为ad01d0:1，有几个就改几个

殷盛霖

inter0211 发表于 2019-7-29 17:20
文件名需要更改，报错ad01d0，就把ad01d0_1更改为ad01d0:1，有几个就改几个

库里面的名字和网表的名字对应起来还是报错

CZB的筱

殷盛霖 发表于 2020-6-7 10:12
库里面的名字和网表的名字对应起来还是报错

老哥这个问题最后怎么解决的？我的也是那个名字都是对着的导不进去