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查看: 2142|回复: 8

[求助] encounter/pt不一致的时序问题

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发表于 2013-7-10 15:31:21 | 显示全部楼层 |阅读模式

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各位老大,
设计采用工艺TSMC0.18um,encounter PR完成,输出netlist、spef、sdf;pt读入netlist、spef,写sdf。

问题1)

1)encounter修完timing,输出的sdf和pt写的sdf,delay有差距。比如,比较其中cell delay,FF corner,DLY4NS(延时4ns单元),有80ps偏差。
2)PT报timing 无violation。网表仿真,有violation。同样FF corner,PT报timing路径和pt写sdf的cell delay有10%偏差。

请帮忙分析。谢谢。
 楼主| 发表于 2013-7-11 01:49:25 | 显示全部楼层
有经历过的 朋友,指点下。
发表于 2013-7-11 09:17:08 | 显示全部楼层
ddddddddddd
发表于 2013-12-13 20:05:13 | 显示全部楼层
附贴学习~~~~~~
发表于 2013-12-17 16:18:32 | 显示全部楼层
学习~~~~~~~~~~~~~~~~~~~~~~~
发表于 2013-12-19 17:43:24 | 显示全部楼层
为什么没有人回答啊
发表于 2013-12-19 18:33:07 | 显示全部楼层
这个有很多人都出帖说过....encounter出的sdf文件没有spef和pt产生的sdf文件运算的准....
发表于 2013-12-19 21:15:00 | 显示全部楼层
用TQRC...
发表于 2013-12-20 12:29:19 | 显示全部楼层
PT是考虑了线负载线电容的,做出来的时序分析比较准确!
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