verilog A 語法如何做出絕對值電路?

peterlin2010 · 发表于 2013-7-10 10:27:43

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verilog A 語法如何做出絕對值電路?

就是減法電路..但verilog A 會出現負的
可是實際電路是沒有

想用 verilog A 做個 behavior model ..
hspice simulation ..

wind2000sp3 · 发表于 2013-7-10 10:59:38

V(Out) <+ abs(V(In)); ==> abs是求绝对值的函数
@(cross(V(In), 0)); ==> 提高精度

peterlin2010 · 发表于 2013-7-10 13:56:40

本帖最后由 peterlin2010 于 2013-7-10 14:09 编辑

@(cross(V(In), 0)); ==> 提高精度

是指當 vin > 0v  切換但是
是 0.1v ?  0.0001v ??

為何說多 @(cross(V(In), 0))
能提供精度 .
對 verilog 來說@ cross 如同 edge trig ..但是analog 要多小切換?

另 electrical 定義和  voltage or current 差異多大?
因為我想做 volt to convert convert cell .
用 current  會說定義有問題 .

like this
sim error message

Discipline compatibility at 'xx2': disciplines 'electrical' and 'current' are incompatible.

但是我把 xx2 node 接電阻到  vs1 ..
該電路 veriloga 是 voltage input convert => current output ,
  輸出明明是電流阿..

thank you ..

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