请教一个primetime问题

vlog · 发表于 2007-1-27 13:23:18

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在用pt做sta时，如果clk比较多的话，该如何create_clock呢？
比如说系统有一个pll出来的主时钟clk,进入一个分频模块，产生若干个时钟
clk1,clk2,clk3...。长clk tree时，是从clk1,clk2,clk3开始往下长的。这
个分频模块是verilog门级搭起来的，综合时没动它。
p&r后做sta，该如何处理clk1,clk2,clk3之间的相位关系呢？create_clock似乎
只能从clk1,clk2,clk3...开始，但是如何计算分频模块内部的delay内？如果
用create_generated_clock，是不是只能计算简单结构的分频时钟？
大家如果有这方面的经验，能否给点指点，谢谢。

seanwu · 发表于 2007-1-27 23:50:39

分频器输入用create_clock,分频器输出用create_generated_clock。

bearraiser · 发表于 2008-11-14 10:46:59

There is a PLL example for STA, maybe useful

junul1 · 发表于 2009-2-17 01:52:37

goood it is worth

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