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查看: 2655|回复: 9

[求助] 时序分析问题,求帮忙,求指导~~~

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发表于 2013-7-7 16:46:05 | 显示全部楼层 |阅读模式

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如图所示,显示了我的双口RAM地址到RAM内部的时序达不到要求,其中data path delay后有一句话Component delays alone exceeds constraint ,这是不是说这个ip核跑不到那么高的时钟频率(245.76M)。如果是这种情况,那么解决方法只有降低频率么?请各位高手帮忙看一下,求指导!!ps:下板测试的时候功能都很正常,这又是怎么一回事呢?
 楼主| 发表于 2013-7-7 16:48:17 | 显示全部楼层
未命名.jpg 回复 1# yujiexie


  好像图没有发上来~~~~  再来一次~~
发表于 2013-7-7 18:30:55 | 显示全部楼层
为什么requirement 才0.5多一些,异步还是设置时钟频率设置错的?
 楼主| 发表于 2013-7-7 18:56:56 | 显示全部楼层
回复 3# tiangua

我也不清楚这里为什么是0.5,我的双口ram A端口进入的时钟频率为78,6432M,而B端口(就是显示有时序问题这个端口)的时钟是245.76M。请问一下您有什么解决办法么?
发表于 2013-7-8 10:09:16 | 显示全部楼层
fpga上跑2GHz的速度,开玩笑呢吧
发表于 2013-7-8 10:37:40 | 显示全部楼层
A口和B口的时钟,是否要设置一个false path,再做时序分析?
发表于 2013-7-8 10:56:51 | 显示全部楼层
requirement 0.508ns
这个是有问题的吧?怎么来的?
发表于 2013-7-8 16:56:19 | 显示全部楼层
学习一下
发表于 2013-7-9 09:17:04 | 显示全部楼层
约束怎么设的,怎么会有requirement 0.508ns。
发表于 2013-7-9 16:50:25 | 显示全部楼层
频率跑不到很高,但是可以扩大位宽来获得大速率。你的问题描述的不是很明白。
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