请教一句verilog语法,查书没找

leasor · 发表于 2013-6-28 14:25:12

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请教一句verilog语法,查书没找

@(posedge clk) a ##1 b ##1 c;

caicaixuehua · 发表于 2013-6-28 15:46:16

sv assertion :##1 代表延一个时钟（默认的clk）吧,你可以具体查一下

leasor · 发表于 2013-6-28 20:19:34

多谢, 这么说sv和verilog语法不同了, verilog不是使用#1表示延时1个时钟单位.

yadog · 发表于 2013-7-1 14:07:32

回复 3# leasor

sv对verilog有一些扩展

caicaixuehua · 发表于 2013-7-2 09:08:46

回复 3# leasor

##1是一个时钟，verilog中#1表示延时一个时间单位

leasor · 发表于 2013-7-2 15:05:39

回复 5# caicaixuehua

多谢楼上两位, 这两者间的功能是一样,还是不同?

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