新人求教 sv文件中可以兼容verilog语句吗?

Tristan90 · 发表于 2013-6-28 11:14:23

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刚接触sv不太熟悉，现在需要写个testbench，请问可以在一个sv文件里写verilog语句吗？比如不用sv的接口，按照原来verilog的端口定义；比如数据类型，用reg；比如过程块名字。这样的话还可以用带约束的随机变量，和断言等功能吗？新人求指教，谢谢！

bondylep · 发表于 2013-6-28 13:47:53

可以的

punkchang · 发表于 2013-7-10 15:22:48

可以的，SV只是把verilog层次化了，语法还是兼容的

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