读入design得到不是FRAM而是CEL的问题

ouyuforever · 发表于 2013-6-26 10:43:29

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读入design的过程中有一个ip显示的是CEL而不是FRAM，其他的memory和ip都正常
生成的mwdb中，确定是FRAM和CEL都有的，打开看也没什么问题
按理说create cell应该是默认的使用FRAM吧

在read_verilog的过程中，log中有这样的信息：
...
...
Warning: In module '******’, instance '*****' has unconnected ports. (MWNL-220)
Create cell A.CEL based on A.FRAM.
Warning: In module '*****', instance '*****' has unconnected ports. (MWNL-220)
...
...

不知道问题出在哪，希望大神指点，谢谢！

ouyuforever · 发表于 2013-6-27 17:02:34

找到原因了有一个port 在lib里和netlist mismatch了

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