综合的疑问----实际中的长周期时钟，综合时减小时钟周期

snq31418 · 发表于 2013-6-21 17:38:16

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我的电路在实际运行时使用了一个10ms的时钟，所以design compiler综合的过程中定义一个周期10ms的时钟 CLOCK_10MS。

我的问题是，如果在SDC中将CLOCK_10MS的周期减小（10ms---->100ns），那么综合、布局布线后得到的电路是否能够正常使用10ms的时钟驱动？

xayaya · 发表于 2013-6-21 17:56:42

可以的，时钟可往下，往上有可能会出问题

snq31418 · 发表于 2013-6-21 18:12:42

回复 2# xayaya

由于周期很长的时候，综合时间会非常的长，所以我把CLOCK_10MS的周期减小。

哇哈 · 发表于 2013-6-23 21:14:55

当然可以啊！！

教父 · 发表于 2013-6-24 09:35:52

可以的，综合工具根据你SDC的约束，使的两个触发器之间的逻辑满足你的SDC时钟周期设置要求，你把时钟周期减小，时序没有问题，运行更慢的时钟是完全没有问题的，

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