在cadece 中建立的verilog文件，保存时出错，提示Parsing of verilog file failed \

tangyaoyun · 发表于 2013-6-18 23:00:44

回复 10# question23

先谢谢了

question23 · 发表于 2013-6-19 11:04:25

回复 7# tangyaoyun

我这项是灰色，不能选择

tangyaoyun · 发表于 2013-6-19 13:47:03

本帖最后由 tangyaoyun 于 2013-6-19 13:48 编辑

回复 12# question23

你说哪一项是灰色的，能看到Library File吗？

colnie · 发表于 2013-6-19 15:22:07

是不是保存时起的名字和model name不一致造成的？

tangyaoyun · 发表于 2013-6-19 15:34:58

回复 14# colnie

不是，我把cds.lib里的东西全删掉，现在不提示failed了，还没试能不能仿真

question23 · 发表于 2013-6-19 16:15:16

回复 13# tangyaoyun

digital

tangyaoyun · 发表于 2013-6-19 17:21:38

回复 16# question23

你要在setup--Simulator/Directory/Host里面把simulator改成spectreVerilog

liuhahahazuiml · 发表于 2020-11-18 08:37:13

请问您的问题怎么解决的呢

liuhahahazuiml · 发表于 2020-11-18 08:38:22

tangyaoyun 发表于 2013-6-18 15:08
回复 2# question23

是呀，直接在CIW中点击File->New->cellview->，然后把Tool改成Verilog-Editor弹出一 ...

请问您的这个报错是怎么解决的呢

[求助] 在cadece 中建立的verilog文件，保存时出错，提示Parsing of verilog file failed \