clocking block input signal cannot be driven

uvmer · 发表于 2013-6-18 14:28:38

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本帖最后由 uvmer 于 2013-6-19 10:31 编辑

大家好。现在刚开始学习systemverilog和UVM，因为是初学者，遇到很多问题，有些很低级，望大家不吝赐教。

现在遇到的一个问题是：

clocking block input signal “sigs” cannot be driven。
我使用VCS进行的仿真。

uvmer · 发表于 2013-6-18 17:28:22

自己顶，求助各位。

tbb2009 · 发表于 2013-6-18 22:06:48

本帖最后由 tbb2009 于 2013-6-18 22:09 编辑

自己顶，求助各位。
uvmer 发表于 2013-6-18 17:28

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怎么是clocking block的input signal? driver的应该是output才对啊。你把sig定义错了

uvmer · 发表于 2013-6-19 10:09:05

怎么是clocking block的input signal? driver的应该是output才对啊。你把sig定义错了
tbb2009 发表于 2013-6-18 22:06

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  我是这样写的：

  我在intefface中定义了clocking block，称为scb。
  clocking scb @(posedge sclk)
input #1 sigs;
......
  endclocking
然后我在transaction中使用将interface 例化为 v_intf，并给sigs赋值；
v_intf.scb.sigs <= in_addr;

结果编译的时候就提示了：
clocking block input signal "sigs" can not be driven的错误。

求指教。

uvmer · 发表于 2013-6-19 15:59:18

现在我将sigs信号在clocking block 中由input，改为output后，这个错误就消失了。可是我的确是想要将此信号设置为输入input。
看来对clocking block的含义没有真正掌握。请各位指教！

tbb2009 · 发表于 2013-6-19 21:45:09

现在我将sigs信号在clocking block 中由input，改为output后，这个错误就消失了。可是我的确是想要将此信号 ...
uvmer 发表于 2013-6-19 15:59

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clocking block 中信号的方向是和DUT内部相反的，也就是DUT的输入，在clocking中是输出。从 testbench -> DUT

uvmer · 发表于 2013-6-19 22:09:58

clocking block 中信号的方向是和DUT内部相反的，也就是DUT的输入，在clocking中是输出。从 testbench -> DUT
tbb2009 发表于 2013-6-19 21:45

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能详细点么？谢谢啦

qwe2508 · 发表于 2021-9-6 17:53:17

意思就是dut的input在interface的cb里面应该定义为output,而driver只能驱动interface中的output，不能驱动interface中的input，interface中的信号方向对标的是driver的信号方向

赵家铁憨憨 · 发表于 2021-11-25 15:49:28

clockblocking当中定义的input和output应该是对的。
在transaction中使用将interface 例化为 v_intf，并给sigs赋值 的时候；
v_intf.scb.sigs <= in_addr;
不用加scb，直接使用logic类型的信号就可以了

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