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查看: 4377|回复: 7

[求助] altera dcfifo使用诡异现象

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weizhiheng
发表于 2013-6-18 09:49:13 | 显示全部楼层 |阅读模式

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本帖最后由 weizhiheng 于 2013-6-18 09:53 编辑

贴图：


说明：
48bit showahead fifo
输入时钟50M 输出时钟100M
同一个pll由25M倍频生成。

目的：fpga模拟外来数据50M 48bit，写入sdram控制器。

诡异之处：wrusedw会越写越小？？rdreq确认是低 。

请教高手赐教.
dcfifo, fpga
wei1.png
wei2.png
wei3.png

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neoitachi
发表于 2013-6-18 11:34:59 | 显示全部楼层
溢出？定制的时候把overflow选项勾掉。
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weizhiheng
 楼主| 发表于 2013-6-28 06:32:07 | 显示全部楼层
求助继续求助
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weizhiheng
 楼主| 发表于 2013-7-16 10:22:30 | 显示全部楼层
请高手指点
大家使用都正常吗？
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tangkuan660
发表于 2013-7-16 10:29:35 | 显示全部楼层
没明白楼主的意思，wrusedw不就是与写数据量有关么？你写一个数据进去，又不读一个出去的话，wrusedw肯定就-1了，不是这样的么？
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weizhiheng
 楼主| 发表于 2013-7-17 22:28:46 | 显示全部楼层
tangkuan660
似乎你理解错了。你可以看看仿真的结果。wrusedw是写入数据的个数标志。写入数据这个数增加，读取数据会减小。并且和写入时钟关联，在读取数据到该数据减少一半延迟2-3个读时钟。

希望高手继续指导！
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weizhiheng
 楼主| 发表于 2013-9-27 23:45:49 | 显示全部楼层
大家没有遇到这个问题吗
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weizhiheng
 楼主| 发表于 2013-12-24 07:26:45 | 显示全部楼层
问题后来去掉sigtapii就好了。怀疑sii抓图问题
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