数字模块流片问题

菜鸟ASIC

各位大侠好，关于数字模块流片我有几个问题想请教。
我的数字模块设计①通过DC综合，导出网表*_dc.v进行仿真，跟前仿真功能一样。工作频率20M
②encounter布局布线，encounter导出的网表*_sim.v加入延时文件后，仿真波形跟前仿真一样的;（但是我在布局布线的时候没有加pad）
③用PT将*_sim.v的网表进行时序分析，加入encounter读出的*.spef和*.sdf文件，进行时序分析也没有任何时序问题。
④将encounter读出的*_lvs.v和版图*.gds导入到cadence进行LVS,DRC验证和RCX提参都没有问题，都过了。
请问：数字模块的pad是不是可以导出版图后再加呢？
        我的数字模块做到这些步骤之后，可以直接去流片了吗？还是，，，再需要一些什么验证才能更保险呢？



如果行的话，请大侠讲讲关于数字模块流片的注意事项，比如说要经过一些什么具体的验证才能万无一失。

陈涛

可以在导出版图后再加PAD
但是，除非你的IO时序不重要，不然你还是应该带PAD做STA和sim

陈涛

还要做LEC

菜鸟ASIC

回复 3# 陈涛


    多谢陈版主的提点。我知道该怎么做了。