vhdl延时

574920045 · 发表于 2013-6-13 16:42:22

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如何实现一个信号的延时小于主时钟的周期？应该不能用after关键字，因为不可综合，能有个可综合的电路，且延时是ns的

shiyinjita · 发表于 2013-6-13 19:07:52

这个用原语，

shiyinjita · 发表于 2013-6-13 19:08:09

morcy 在SP3下应该是1ns多一点

574920045 · 发表于 2013-6-14 09:08:20

回复 4# chen851112

很多基础知识不熟！要学的很多的！

574920045 · 发表于 2013-6-14 09:09:55

回复 3# shiyinjita

不太了解，指导一下要看什么内容！！！

shiyinjita · 发表于 2013-6-14 20:22:31

回复 6# 574920045

FPGA的芯片架构，还有FPGA的手册

starsoi · 发表于 2013-6-14 21:15:26

a_delayed <= not (not a); 不过综合的时候可能会被优化掉。
VHDL本身是没有能力来表达延迟的。LZ要告诉我们你要具体综合出什么来，FPGA?ASIC?，各有不同的实现方式。

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