Synopsys 的仿真工具

20050710212 · 发表于 2013-6-12 17:35:39

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小弟使用Modelsim进行逻辑仿真，然后使用Design Compiler进行综合。
想对综合后的网表进行后仿真，但不知道使用什么工具。
听说可以用VCS 但是VCS貌似只能针对Verilog。
请问Synopsys 有针对VHDL 的后仿真工具吗? 谢谢。

HADIST · 发表于 2013-6-12 23:49:23

回复 1# 20050710212

VCS_MX

duan_dzj · 发表于 2013-6-13 16:00:21

学习学习。

20050710212 · 发表于 2013-6-13 19:28:09

回复 2# HADIST

谢谢。DC综合完成后，也可以用Modelsim做后仿真。

richyhuang · 发表于 2013-6-13 19:55:59

modelsim也可以做后仿真的

tx00044011 · 发表于 2013-6-15 14:30:00

modelsim需要用到DC后的sdf文件进行后仿真。

plerain · 发表于 2013-6-18 16:50:51

哦，学习了。。。

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