DFT时钟占空比

J7889 · 发表于 2013-6-7 20:13:34

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各位大牛，请教一下，为什么DFT的scan时钟的占空比要小呢，想user guide 上面说的45,55.这样的时钟有什么优势啊，求解啊，谢谢

J7889 · 发表于 2013-6-8 19:36:27

求解啊

my2817 · 发表于 2013-6-13 13:17:29

关Register 的结构有关，在低电平的时候，D端到第二级环之间是通的，低电平时间越长，对Setup 越有利
猜的

J7889 · 发表于 2013-6-13 19:47:31

谢谢回复

bounty5254 · 发表于 2019-1-7 16:47:18

回复 1# J7889

留margin給 force pi/si 以及measure pi/si

fangwang85 · 发表于 2019-1-7 21:06:12

回复 5# bounty5254

请教大侠一个问题，pi和po端口用虚拟时钟约束，设计中存在从pi端口过来的信号和scan clock在逻辑门如and AOI 汇聚，他们之间有clock gating check。不知道可不可以disable掉。我自己理解这个是false path，因为pi过来的信号在周期0时刻赋值，45ns scan clock才会翻转。

bounty5254 · 发表于 2019-1-8 11:11:41

回复 6# fangwang85
這個約束應該是functional mode下某個port (這個port在scan mode下拿來當scan clock 用途) 跟pi的約束吧

scan clock通常會拿functional port 來reuse 所以scan mode下這種gating check可以拿掉

fangwang85 · 发表于 2019-1-8 12:06:18

本帖最后由 fangwang85 于 2019-1-8 12:09 编辑

回复 7# bounty5254

谢谢大神，如大神所说，scan clock确实复用了fun mode下的clk port，在scan mode下跟pi汇聚在逻辑门端口。
还有个问题困扰了我很久，希望大神不吝赐教。有些pi端口不能封装bonding出去，在tmax推pattern的时候，我用了add_pi_constraint x port_name
,在最后生成的pattern中,chain test前有个 "precondition all singals" : C{"_pi" = \r 33 0 ;"_po" = \r 160 x }的判断条件，我的疑问是pi不能全部bounding出来，无法全部赋值为0，这个影响最后ATE灌入pattern吗谢谢了

bounty5254 · 发表于 2019-1-9 09:38:25

回复 8# fangwang85
試試看
add_net_connections pi/po/pio pin_pathname -remove
把沒出pad的port拿掉

fangwang85 · 发表于 2019-1-9 10:34:44

回复 9# bounty5254

你好，谢谢回复，我尝试了一下，add_net_connection -remove确实可以remove掉port，但是DFTC吐出的spf文件，没有删除未bounding出去的port，
在tmax中run_drc design.spf会报错的。我修改过precondint all signal {"_pi" = NNNNNNN} ,发现并不影响pattern的仿真

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