[求助]关于AHB总线

boddhist · 发表于 2005-10-24 11:17:17

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小弟在设计AHB总线时碰到一个问题，地址和数据无法同步，就是在同一个地址的时候会出现两个数据或者丢失数据。我初步分析原因在于FIFO里数据读出需要两个周期，因此在fifo_read有效时，数据不能及时的输出，导致了以上的后果，但是我想了好久都没有合适的解决方案，各位高手给出出主意！

老扁 · 发表于 2005-10-24 13:21:54

问题不清楚

boddhist · 发表于 2005-10-24 14:16:22

您看看波形图

boddhist · 发表于 2005-10-24 14:26:28

您看图上，地址和数据真好差一个周期，问题就在于fifo的数据输出延迟了两个周期。rd_en是fifo的读信号，data_out是fifo的数据输出。

boddhist · 发表于 2005-10-24 14:30:41

我下面有个问题，fifo里的数据能不能在一个周期内读出！我的fifo里用了一个64x32的双端口RAM

老扁 · 发表于 2005-10-24 15:08:08

你的hready没有配合好fifo的输出，其实你fifo可以不改，把rd_en延迟一下生成和数据同时有效的hready就ok啦。当然，fifo改快点对提高性能是有好处的。
但你的问题的本质是你没有把hready设计好。

boddhist · 发表于 2005-10-24 15:41:50

可是这里的HREADY是又slave给的，不是master自己生成的啊，master是根据HREADY来改变地址和数据的

老扁 · 发表于 2005-10-24 16:00:54

哦，呵呵，俺也想糊涂了，原来你是直接把hready作为rd_en的。
还有个办法，如果你不能做到hready时马上输出数据，你可以用htrans＝busy，来加入等待。
另外我建议你，应该设计成向arbiter请求发送时就应该把地址和数据准备好，而不能是给你grant后再慢慢去找数据。当然你非要这样做的话，就只好插busy了。但其实这样你的状态机设计反而更复杂。

boddhist · 发表于 2005-10-24 16:14:55

扁兄说的是啊，我修改看看！

boddhist · 发表于 2005-10-24 16:49:32

扁兄，这里的问题其实不在于数据没有准备好，你看图中，是数据和地址无法对齐，问题就在于fifo的数据输出要延迟两个周期。

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