这句vhdl怎么理解

574920045 · 发表于 2013-6-1 17:26:50

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(sdr_CSn_hdl, sdr_RASn_hdl, sdr_CASn_hdl, sdr_WEn_hdl) <= NOP AFTER tDLY;这句vhdl怎么理解？学习课本上没见过这种语句！！！！！

2ki · 发表于 2013-6-2 10:10:41

不懂VHDL啊，爱莫能助啊

shiyinjita · 发表于 2013-6-3 23:37:45

就跟 veriog中的 {sdr_CSn_hdl, sdr_RASn_hdl, sdr_CASn_hdl, sdr_WEn_hd} = #tDLY NOP

574920045 · 发表于 2013-6-4 09:06:39

回复 3# shiyinjita

也没见过啊

neoitachi · 发表于 2013-6-4 09:23:24

NOP应该是一个参数，tDLY应该是一个延时，这样的语句用于testbench。

flyingsheep · 发表于 2013-6-4 16:39:25

没见过啊

shiyinjita · 发表于 2013-6-4 21:25:24

回复 1# 574920045

在verilog ，testbench中，也可以当成
#try { 。。。 } = x ；

574920045 · 发表于 2013-6-5 09:05:37

回复 7# shiyinjita

如果nop不是关键字，而是个参数就好理解了！！！！

shiyinjita · 发表于 2013-6-5 12:39:56

NOP 本来就不是关键字啊

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