求教DC综合线延时问题

yeyewowo · 发表于 2013-12-18 09:38:44

ideal情况留个20%~30%的margin就差不多了

jnale · 发表于 2013-12-19 22:37:27

在用DC综合电路后，做时序分析的时候，path的延时中都没有线延时的信息，即都是以0来处理，那么就是说综合后 ...
HADIST 发表于 2013-5-26 16:42

登录/注册后可看大图

最近在看综合，也在纠结这个问题，库文件中不是定义了wire_load_model 吗，有fanout_load对应的线长，单位面积电容、电阻、面积，有了这些信息应该可以得到线延时吧，虽然只是统计结果，也是不太明白为什么报告中线延时为0。。

richardxingxing · 发表于 2013-12-20 14:37:34

clock uncertainty 留个 30%的余量就可以了

NoSaviour · 发表于 2022-2-16 12:45:57

jnale 发表于 2013-12-19 22:37
最近在看综合，也在纠结这个问题，库文件中不是定义了wire_load_model 吗，有fanout_load对应的 ...

对呀，我也有这个疑问，不是有WLM吗？线延时怎么会0呢

Love24 · 发表于 2022-2-21 17:30:38

本帖最后由 Love24 于 2022-2-21 18:01 编辑

DC的逻辑是如果遇到set slack违例的路径，它会进行优化，能优化到0之后它就停下了，哪怕可以优化成正数；当然了，有些路径优化到最后还是违例，那就没办法了，需要前端解决。从这个角度来说，时序报告里的set slack只要非负，就可以给后端交付网表，而且后端流程里也会做STA，会修时序。退一步说，即使前端在slack为0的报告下考虑线延迟后有违例，那么后端大概率是能修复的，只有后端搞不定了，才会反馈前端解决；

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