今日一题

gbsid

如图一个时钟网络:如何创建时钟才能够让pr正确分析设计中的路径;

如下设计有什么问题:

create_clock –name global_clk –period 10

create_generated_clock –name clk1 [get_pinsdiv2/z] –source [get_ports global_clk] –divide_by 2

create_generated_clock –name clk1 [get_pinsdiv4/z] –source [get_ports global_clk] –divide_by 4

set_clock_groups –logically_exclusive-group [get_clocks clk1] –group [get_clocks clk2] \

–group [get_clocks global_clk]

create_generated_clock –name clk5_1 [get_pinsmux1/z] \

–source [get_ports global_clk] –combinational

create_generated_clock –name clk5_2 [get_pinsmux1/z] \

–master_clock clk1 –combinational -add

create_generated_clock –name clk5_3 [get_pinsmux1/z] \

–master_clock clk2 –combinational -add

set_clock_groups –physically_exclusive-group [get_clocks clk5_1] –group [get_clocks clk5_2] \

–group [get_clocks clk5_3]

create_generated_clock –name clk4 [get_pinsdiv8/z] \

–source [get_pins mux1/z] –divide_by 8

create_generated_clock –name clk3 [get_pinsdiv16/z] \

–source [get_pins mux1/z] –divide_by 16

set_clock_groups –logically_exclusive-group [get_clocks clk4] \

–group [get_clocks clk3] –group[get_clocks clk5]

Encounter工具在进行逻辑B中时序检查的时候会出现clk1与clk4两个时钟之间的检查由于这两个时钟在逻辑B中同一时刻只能有一个时钟进入到逻辑B，所以在报告的clk1与clk4之间的检查是错误的检查方式，请问怎么消除这种情况？如果我将clk1与clk4设置成false路径，那实际存在数据交互的逻辑a和逻辑b之间的时序检查也被取消了。所以请有类似经验的帮忙回答一下。

warner_eda

楼主这个case，setup timing最worst的case是a和b两个reg都是global_clk这个10M的clock,所以我建议你在clk1~clk5 之间设setup time 的false path.只要保证a和b在10M clock下没有setup violation即可.
  但是hold time就不一定了,取决于clock path的skew, 所以在做hold time fix的时候clk1~clk5之间所有可能的path都要分析到.

gbsid

回复 2# warner_eda


    创建时钟树的时候我想，把
clk1,clk2,clk3,clk4,clk5都通过create_generated_clock来创建成和global_clk之间的关系
但是分析的时候我想只创建global_clk时钟，不知道这样是不是能够达到设计要求。
就是不知道在时序分析的时候因为global_clk的时钟频率很高是100MHz，这样在优化的时候会不会导致时钟树被优化的不平衡了？
比如：优化以后在global_clk驱动a逻辑的时候，clk3驱动逻辑而导致从global_clk起点出发的时钟经过了分频到达clk3再到达逻辑b，这样的路径延迟和global_clk直接到达a逻辑的延迟不平衡。会不会出现这种情况呢？

warner_eda

[quote]回复  warner_eda
应该不会有你说的情况出现, 一般clock skew也就在几百ps左右,clk3经过分频最小的clock period也有160ns.只要global clk -> global clk能满足, global_clk到其他的分频clock就不会timing vio. 几百ps的clock skew影响很小

warner_eda

不过要提醒楼主的是,在做CTS的时候要注意这几个clock的balance. 如果skew偏大会有hold time violation。过多的hold time violation path会影响area和timing fix的迭代次数。

daniel0902

To 楼主，
create_generated_clock –name clk4 [get_pinsdiv8/z] \
–source [get_pins mux1/z] –divide_by 8
这个语句不用加-master吗？若要加master，你在mux之后定义了多个时钟，应该加哪一个master呢？谢谢。