DC 综合问题

gbsid · 发表于 2013-5-10 08:19:17

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在DC综合的时候，如何能够让工具尽量选择强驱动的单元来优化路径。因为我发现综合出来的设计绝大部分选用了工艺库中对应单元的**XL和**X1类型的器件来映射设计逻辑，导致设计逻辑的一些路径延迟很差。
另外：请不要提供用dont_use这个命令，因为这样的话就完全杜绝工具使用**XL和**X1类型的期器件了，我只是想让工具自由的选择器件但是按照高速器件优先的方案选择。

求高手和版主们的答案

陈涛 · 发表于 2013-5-10 10:32:49

改变wire load model，或者带placement的综合

Gary.wang · 发表于 2013-5-10 12:01:07

工具会自动选择最优的；
除非你其他参数设置不合理；

trippa · 发表于 2013-5-10 23:48:57

你可以通过指定工艺库中面积较大的单元去驱动。但是修正时序为例用这种方法相当于减少transition去改正，那会不如直接修改transition方便

gbsid · 发表于 2013-5-14 19:47:58

回复 2# 陈涛

那为什么Dc综合出来的时序报告明明还有很大的时序违例，而工具还是使用小驱动和慢速单元来实现呢？

eeares · 发表于 2013-5-14 20:24:11

回复陈涛

那为什么Dc综合出来的时序报告明明还有很大的时序违例，而工具还是使用小驱动和慢速单 ...
gbsid 发表于 2013-5-14 19:47

登录/注册后可看大图

首先你要去分析这些setup violation由什么引起，是cell drive strength不够导致transition time过长还是本身logic level 太多。

supermachao · 发表于 2013-5-14 21:54:36

看到大家的回复，真是学习了

take1115 · 发表于 2016-9-1 10:10:40

回复 6# eeares

想问问，是通过什么来判断和分析setup violation由什么引起的呢

iNostory · 发表于 2018-1-30 22:22:35

学习了

囧囧的兔 · 发表于 2018-6-24 16:56:10

支持支持，好东西收藏，

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[求助] DC 综合问题

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