脉冲计数器的verilog程序中一个输入信号无法起效

guozheng

我在做一个计数器，功能是计算每秒接收到的脉冲个数，通过八段数码管显示，使用的时钟是100MHz，接收的脉冲其频率远低于100MHz，代码如下：

1. //在高频信号中读取低频脉冲；
   
2. module pulse_counter(pulse,clk,rst_n,out1,out2,out3,out4,out5,di);
   
3. output reg [7:0] out1,out2,out3,out4,out5;
   
4. output wire [9:0] di;
   
5. input pulse;
   
6. input clk;
   
7. input rst_n;
   
8. reg        now=0;
   
9. reg past;
   
10. 
    
11. parameter num_0=8'b11100111;
    
12. parameter num_1=8'b00100001;
    
13. parameter num_2=8'b11001011;
    
14. parameter num_3=8'b01101011;   
    
15. parameter num_4=8'b00101101;   
    
16. parameter num_5=8'b01101110;
    
17. parameter num_6=8'b11101110;
    
18. parameter num_7=8'b00100011;
    
19. parameter num_8=8'b11101111;   
    
20. parameter num_9=8'b00101111;   
    
21. 
    
22. reg [7:0] num1,num2,num3,num4,num5;
    
23. //reg  [7:0]out_1,out_2,out_3,out_4,out_5;
    
24. reg [26:0]counter1; //每秒显示一次数字；  
    
25. reg [16:0] counter2;//显示的数字;
    
26. reg rst;
    
27. //reg [26:0] reference=27'd0;//通过reference来判断是否在1s之内；
    
28. 
    
29. assign di=10'd0;
    
30. parameter range=27'd100000000;
    
31. 
    
32. always @(posedge clk)
    
33.         rst=rst_n;
    
34. 
    
35. always @(posedge clk or negedge rst)
    
36.         if(!rst)
    
37.                 begin
    
38.                 counter1=0;
    
39.                 out1=num_0;
    
40.                 out2=num_0;
    
41.                 out3=num_0;
    
42.                 out4=num_0;
    
43.                 out5=num_0;
    
44.                 end
    
45.         else if(counter1<range-1)
    
46.                 counter1=counter1+1;
    
47.                 else
    
48.                         begin
    
49.                         num5=30000/10000;
    
50.                                 num4=(30000-num5*10000)/1000;
    
51.                                 num3=(30000-num5*10000-num4*1000)/100;
    
52.                                 num2=(30000-num5*10000-num4*1000-num3*100)/10;
    
53.                                 num1=30000-num5*10000-num4*1000-num3*100-num2*10;
    
54.                                
    
55.                                 case(num5)
    
56.     0:  out5=num_0;
    
57.     1:  out5=num_1;
    
58.     2:  out5=num_2;
    
59.     3:  out5=num_3;   
    
60.     4:  out5=num_4;
    
61.     5:  out5=num_5;
    
62.     6:  out5=num_6;
    
63.     7:  out5=num_7;
    
64.     8:  out5=num_8;
    
65.     9:  out5=num_9;   
    
66. endcase
    
67. 
    
68. case(num4)
    
69.     0:  out4=num_0;
    
70.     1:  out4=num_1;
    
71.     2:  out4=num_2;
    
72.     3:  out4=num_3;   
    
73.     4:  out4=num_4;
    
74.     5:  out4=num_5;
    
75.     6:  out4=num_6;
    
76.     7:  out4=num_7;
    
77.     8:  out4=num_8;
    
78.     9:  out4=num_9;   
    
79. endcase
    
80. 
    
81. case(num3)
    
82.     0:  out3=num_0;
    
83.     1:  out3=num_1;
    
84.     2:  out3=num_2;
    
85.     3:  out3=num_3;   
    
86.     4:  out3=num_4;
    
87.     5:  out3=num_5;
    
88.     6:  out3=num_6;
    
89.     7:  out3=num_7;
    
90.     8:  out3=num_8;
    
91.     9:  out3=num_9;   
    
92. endcase
    
93. 
    
94. case(num2)
    
95.     0:  out2=num_0;
    
96.     1:  out2=num_1;
    
97.     2:  out2=num_2;
    
98.     3:  out2=num_3;   
    
99.     4:  out2=num_4;
    
100.     5:  out2=num_5;
     
101.     6:  out2=num_6;
     
102.     7:  out2=num_7;
     
103.     8:  out2=num_8;
     
104.     9:  out2=num_9;   
     
105. endcase
     
106. 
     
107. case(num1)
     
108.     0:  out1=num_0;
     
109.     1:  out1=num_1;
     
110.     2:  out1=num_2;
     
111.     3:  out1=num_3;   
     
112.     4:  out1=num_4;
     
113.     5:  out1=num_5;
     
114.     6:  out1=num_6;
     
115.     7:  out1=num_7;
     
116.     8:  out1=num_8;
     
117.     9:  out1=num_9;   
     
118. endcase
     
119.                         counter1=0;
     
120.                         end
     
121. 
     
122. 
     
123. 
     
124. always @(posedge clk or negedge rst)
     
125.         if(!rst)
     
126.                 begin
     
127.                         past=0;
     
128.                         now=0;
     
129.                 end
     
130.         else
     
131.         begin
     
132.                
     
133. //        if(!rst)
     
134. //                counter2=0;
     
135. //        else if(past==0&&now==1)
     
136. //                counter2=counter2+1;
     
137. //                else
     
138. //                counter2=counter2;
     
139.                 past=now;
     
140.                 now=pulse;
     
141.         end
     
142.        
     
143. always @(now)
     
144.         if(!rst)
     
145.                 counter2=0;
     
146.                 else if(now==1&&past==0)
     
147.                         counter2=counter2+1;
     
148.                         else
     
149.                                 counter2=counter2;
     
150.                                
     
151. 
     
152. endmodule
     

复制代码

但是警告如下：
WARNING - ngdbuild: logical net 'pulse' has no load
WARNING - map: IO buffer missing for top level port pulse...logic will be discarded.
从而使得在speedsheet view中缺少pulse这一项；

通过仿真，观察得到RTL图中根本就没有关于counter2的电路部分。


求指教！为什么会出现WARNING - ngdbuild: logical net 'pulse' has no load？

Timme

因为counter2没有load，逐级优化到源头就变成pulse没有load......

rvnistelrooy

2楼说得有道理。pulse只用在了counter2相关逻辑，但counter2既不是输出，又没有驱动任何其他逻辑，综合的时候会被优化掉。

guozheng

回复 2# Timme

是的，我将counter2设为output，就可以了。非常感谢~