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[求助] 这个有帮忙看看的吗?verilog

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发表于 2013-4-30 13:26:37 | 显示全部楼层 |阅读模式

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本帖最后由 shift2011 于 2023-5-18 20:01 编辑

删除帖子
未命名.jpg
发表于 2013-4-30 18:41:12 | 显示全部楼层
能不能将X。Y串行输入
发表于 2013-4-30 23:47:00 | 显示全部楼层
乒乓吧?
发表于 2013-5-1 14:07:08 | 显示全部楼层
很奇怪, 你把上面的两个模块a位置调换一下, 可以看出
这是X/Y并行的两组逻辑,他们之间没有任何关系(不知道你为啥要交叉着画)。
能不能合并, 就要看X/Y是不是需要并行处理。
不是的话, 就做个输入MUX控制就行了。
发表于 2013-5-2 09:13:04 | 显示全部楼层
X、Y、Xout、Yout都是1bit数据吗?是的话考虑简化
发表于 2013-5-2 20:08:18 | 显示全部楼层
这个就看是不是在一个cycle里需要计算X/Y的输出;如果不需要就可以公用这几个模块;就是时分复用
发表于 2013-5-4 11:18:21 | 显示全部楼层
就按MIPSGREEN说的, 在输入端加一个选择信号, 分别选择X Y 作为输入 搞定
发表于 2013-5-5 11:09:36 | 显示全部楼层
就像上面的建议一样用二选一选择器就可以的
发表于 2013-5-7 23:56:33 | 显示全部楼层
个人觉得可以分时,频率相加
发表于 2013-5-8 14:13:14 | 显示全部楼层
pipeline
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