怎么调整layout使得nmos的sca scb scc 等WPE参数变小

ronniephy · 发表于 2013-5-21 21:45:19

htjjtjatjtyjyjfzky

mcgrady · 发表于 2013-5-21 22:44:43

学习了。

cirand · 发表于 2014-4-18 18:17:34

对比过，在layout上，如果od只是刚好覆盖pmos 或者nmos管，那么提取出来的sca比较大，如果，OD覆盖mos超出很多，那么提取出来的sca就很小。

dk.peng · 发表于 2014-9-24 14:02:20

学习了！

dfyl4000 · 发表于 2016-7-8 14:29:56

前仿和后防搞一致可能吗？

忘情水 · 发表于 2019-12-12 10:40:17

cirand 发表于 2014-4-18 18:17
对比过，在layout上，如果od只是刚好覆盖pmos 或者nmos管，那么提取出来的sca比较大，如果，OD覆盖mos超出 ...

请问您说的OD指的是有源区吗？

cirand · 发表于 2019-12-20 10:29:45

忘情水发表于 2019-12-12 10:40
请问您说的OD指的是有源区吗？

不是有源区，应该说是OD2，用于区分高压device的layer

忘情水 · 发表于 2019-12-23 16:03:17

cirand 发表于 2019-12-20 10:29
不是有源区，应该说是OD2，用于区分高压device的layer

对于需要match的PMOS而言，距离NW边缘越远，WPE效应越小吧。

cirand · 发表于 2019-12-23 16:15:22

忘情水发表于 2019-12-23 16:03
对于需要match的PMOS而言，距离NW边缘越远，WPE效应越小吧。

所有的mos管都是这样的，你可以试试改变OD2大小，然后重新提取RCX，看参数有什么变化

Georgecc · 发表于 2021-1-5 13:48:53

cirand 发表于 2019-12-23 16:15
所有的mos管都是这样的，你可以试试改变OD2大小，然后重新提取RCX，看参数有什么变化

...

确实，将NMOS的OD2层四边都增加5um将会使得SCA降低10倍左右，确实能够降低sca、scb、scc的值。但是这改变还不知道会不会造成DRC的问题。

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