请教高手DC 后门级仿真高阻态的问题

14072083 · 发表于 2013-4-27 09:55:11

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向大家请教一下我的代码在DC后进行门级仿真（未加sdf文件）有些线会显示高阻态这是怎么回事？对后端的影响是什么

gaurson · 发表于 2013-4-28 00:36:15

是否所有输入接口都接固定电平？还要确认复位是否有效？

14072083 · 发表于 2013-4-28 09:55:38

回复 2# gaurson

多谢回复输入确实都接的是高电平虽然有高阻态出现但是没有影响后级电路的工作后级电路都输出正常能否再解释的详细些

gaurson · 发表于 2013-4-28 23:34:34

关注点：高阻态出现的时间点和维持时间，高阻态是哪些信号出现的？输入悬空的话，就会出现高阻态。

hbyu · 发表于 2013-4-30 19:25:07

没做过，帮顶

jacky.sun · 发表于 2013-5-17 16:55:23

verdi查找驱动源

wat__fir · 发表于 2013-5-20 15:51:32

门仿没反标sdf，单元的delay通常默认是1ns
看看你的Z是不是和这个有关系

sunjianhui · 发表于 2014-9-15 16:07:21

3ku,谢谢，谢谢。。。。。。

sunjianhui · 发表于 2014-9-15 17:29:28

RTL仿真通过，但是：
VCS仿真, DC后，不反标SDF, 仅仅gate-simulation,出现很多HIgh-Z,必须解决吗？还是直接PR后，再进行仿真？单元的delay==1ns怎么回师？默认的就是如此吗？这种默认设置回引起很多high-z吗？
谢谢！！！

sunjianhui · 发表于 2014-9-15 17:32:14

？？？？？？有可能是约束的问题吗？或者是compile时候，进行 optimazation的结果呢？把电路的功能金改变了？

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