FPGA设计中，当子模块的输入输出数太多该怎么处理？

ysxiliu · 发表于 2013-4-25 22:00:43

您需要登录才可以下载或查看，没有账号？注册

x

小弟刚开始用Xilinx的FPGA，在做一个子模块的设计时遇到了输入输出太多，超过了FPGA的管脚数，而不能进行Implement。以前在用Altera的FPGA时，可以把子模块的输入输出设置为虚拟管脚，这样就不会遇到超过FPGA管脚的问题。请问各位，Xilinx下应该怎么操作呢？

Lawee · 发表于 2013-4-25 22:36:02

仅仅是为了验证能否FIT吧？选个更多PIN的型号。
如果还不行，就在这个模块外做一个封装模块，减少PIN数量

majia123qwe · 发表于 2013-4-26 09:05:47

楼上正解。用个top module包一下就行了。

qiudanyi1 · 发表于 2013-4-26 09:50:45

是的，外包一个module，只是把一些输入输出管脚拉出来，这样你选的型号的芯片管脚就肯定够用了

ysxiliu · 发表于 2013-4-27 08:17:31

回复 2# Lawee

谢谢你~

crazyhertz007 · 发表于 2017-7-13 20:31:03

路过。。。。。

[求助] FPGA设计中，当子模块的输入输出数太多该怎么处理？