setup and hold slack

aaronzht · 发表于 2013-4-21 10:16:40

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我在书中看到setup 和hold slack 可以为负，但是，两者slack总和要是正值，理解不了这句话，也想不到slack为负值的电路结构，各位大神有知道的吗？还有说是it is common to have a negative min output delay requirement ,这句话我也不是很懂，希望各位大侠
能够指点，不甚感激。。

aaronzht · 发表于 2013-4-21 10:19:39

第二个问题我已懂了，谢谢大家～

strivenbu · 发表于 2013-4-21 20:58:38

因为如果总和为负数的话 timing window不够这样这条path永远都fix不掉的个人理解不知道对不对呵呵

aaronzht · 发表于 2013-4-22 11:24:41

回复 3# strivenbu

对应的电路结构应该是怎样的呢？再比如：set_output_delay -max -1.0 -clock CLK1 ; set_output_delay -min 2 -clock CLK1 这种情况下，延迟最大值max 为负，最小min 为正，这是在输出同步的情况，这又该怎样理解呢？谢谢讨论阿～

[原创] setup and hold slack

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