有关verilog 优化问题

shenqixian · 发表于 2013-4-13 22:00:54

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请问各位高手，怎样才能使编写的verilog程序使用的lut降低呀？

hbhbts · 发表于 2013-4-14 16:52:26

算法的优化>硬件结构>rtl coding

yifengmoxi · 发表于 2013-4-14 22:48:50

回复 2# hbhbts

算法的优化是不是一般很难做到呢？

seaedge · 发表于 2013-4-15 07:34:10

回复，求报销

shenqixian · 发表于 2013-4-18 10:30:04

回复 2# hbhbts

呵呵，非常感谢

zheng070608138 · 发表于 2013-4-28 15:00:10

同问，同问

yeyewowo · 发表于 2013-5-6 15:23:33

我觉得是架构>算法吧。毕竟架构动的较大。当然具体看啦

stormyoyo · 发表于 2013-5-7 09:55:36

学习了

lordlion · 发表于 2013-5-8 21:06:59

看情况吧不是lut用的越少越好，你是area优先还是timing优先还是power优先，要看具体要求了

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