大家有没有遇到过FPGA跑不稳定的问题？

psd0208 · 发表于 2013-4-12 14:38:13

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我最近遇到这样的问题，本来FPGA跑的很稳定，但是添加了很小的功能后，修改很小，FPGA就跑不稳定了。
具体表现在：我的FPGA实现了CAN通信的功能，修改后CAN通信就不正常了，但是我之前的修改并不涉及CAN通信部分。

xkxaut0701 · 发表于 2013-4-12 18:09:05

之前的代码和现在的代码有没有仿真过，确实没有问题吗？最好可以进行功能仿真和时序仿真看看。

Lawee · 发表于 2013-4-12 23:10:39

看看时序约束，有没有不满足时序的设计？

psd0208 · 发表于 2013-4-15 13:30:25

时序约束是满足的编译也是满足时序约束的但是CAN通讯只跑1M 所以未对CAN的IO做约束

demonsolar · 发表于 2013-4-15 14:27:20

不表示慢，就不需要约束

psd0208 · 发表于 2013-4-15 16:51:29

回复 6# demonsolar 我的理解是慢不约束也应该可以满足时序故没有约束

psd0208 · 发表于 2013-4-15 17:32:07

好吧我决定做一个全面、合理的约束！

vongy · 发表于 2013-4-16 01:49:53

同意2楼的说法，需要做全面的仿真，这样的问题更像是电路里存在一个比较隐蔽的bug，每次FPGA的输入数据不同可能会导致在不同的位置表现出来，如果能固定FPGA的输入数据复现BUG，再回到仿真环境去复现就比较好找了，当然也可以抓下FPGA内部的信号来定位

momo0502 · 发表于 2013-4-16 17:08:55

低时钟的话很少遇到这种情况的，一般前仿真过了，基本没问题。我觉得还是看你后来添加的功能逻辑，是否存在bug，我遇到这种情况。

changhcl · 发表于 2013-4-16 18:06:05

FPGA调试不稳定很正常吧，有的时候调试还是需要运气的，例如有的人找到问题了ddr3一周就调试通过了啊，有的人两个月都没有通过

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