全差分运放输出的一个奇葩问题

renature · 发表于 2013-4-8 22:33:22

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输出摆幅

本人再设计全差分运放时，两个输出端之差（是在开环情况下，所以小弟认为应该刚开始就在零之间摆动）出现如图所示的情况，很是不解，急等高手解决。

ygchen2 · 发表于 2013-4-8 23:28:36

看起来象是电路在逐渐建立偏置点并稳定的过程，能上涨电路图，并描述一下仿真条件吗？

maverickrit · 发表于 2013-4-9 05:20:22

可以强制设一个initial condition试试

fuyibin · 发表于 2013-4-9 06:30:25

没见过开环做tran的，毫无意义
你plot一下两个单端，初始应该一个在地一个在电源

renature · 发表于 2013-4-9 09:48:11

正常
回复 4# fuyibin

这位兄台，开环做tran是在输入信号很大的情况下没有意义，我的设置是完全能够保证他的管子工作在饱和区，而且现在的问题应该不是有没有意义，就是对于这种情况他出现的原因是什么呢，为什么会这种情况，因为这是一个两级运放，我把每级运放单独仿真的时候，他的输出（都是在相同的开怀条件下）是正常的（见图：正常），但是把两级连接在一起就出现这种问题。

renature · 发表于 2013-4-9 09:52:35

电路图
回复 2# ygchen2

xiexie,我的电路图如下图：电路图所示，仿真条件就是我上面说的运放 89dB，GBW=1.2G。我的输入信号时1mV，10MHz，但是在开环条件下仿真的。有些大神说开环仿真无意义，但是我想因为我给的信号没有使他工作脱离饱和区，所以应该是正确的吧。

renature · 发表于 2013-4-9 10:10:41

电路图
回复 2# ygchen2

刚刚给你回复的掉了，不好意思撒。我的电路图如图：电路图所示。仿真条件就像我在先前说的那样，输入不会使输出失真的。

fuyibin · 发表于 2013-4-9 10:53:39

回复 fuyibin

这位兄台，开环做tran是在输入信号很大的情况下没有意义，我的设置是完全能够保证 ...
renature 发表于 2013-4-9 09:48

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如果你一定想搞明白tran simulation 为何outp/outn不是fully differential
你分别plot 一下每个点，我猜outp/outn的输出起始点不同，比如一个是从vdd开始，一个从vss开始
DC也许看到outp=outn，但是tran仿真的初始点并不是DC operating point
至于为何outp/outn不同，仿真器有一定的计算误差，对于高增益的电路，只要有一点误差，最后的结果就差别巨大

BTW: 我为什么告诉你做这件事情没有意义，因为实际应用除了比较器，opamp一般都是闭环应用
比如你的opamp gain=90dB,那么假如你有1mV offset，你在输出端见到~30V，电源是多少，电路还能work?
还有一点你的测试加10MHz sine 你知道opamp这时候gain是多少?这算是3dB带宽还是别的什么？
有功夫在这毫无意义的东西折腾还不如搞搞其它

kwankwaner · 发表于 2013-4-9 11:08:19

回复 6# renature

你图上cmfb悬空了？而且共模反馈放在那里不太好吧。开环仿tran没什么意义，仿个ac不就都包括了。你还是先把电路搭全了再说吧

renature · 发表于 2013-4-9 19:29:18

回复 8# fuyibin

后来知道了，主要是任何电路都需要建立时间。刚开始给电路上电，所以需要一定的时间来建立。不过真的很感谢你的回答。能顺便问下你，怎么改善输出的thd么？麻烦你了。

[求助] 全差分运放输出的一个奇葩问题

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