关于ALTERA的时序问题，保持时间不满足

fpga20307 · 发表于 2013-4-8 21:09:44

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各位大牛，我用ALTERA的4S进行开发，其中有不少涉及到时钟和数据的切换。比如，对输入的时钟域A和B，进行MUX选一输出。此时保持时间总是不满足，clock shew总是很大。请问大家有没有好的方法或者建议？谢谢！！！

Timme · 发表于 2013-4-8 21:22:05

对时钟路径有组合逻辑的，全部禁用全局时钟。

fpga20307 · 发表于 2013-4-8 21:52:05

回复 2# Timme

谢谢！你的意思是，假如CLK_A通过了MUX这样的组合逻辑，那么该CLK_A 就不能用全局时钟？还是整个工程的全部时钟都不能用全局？我的这个工程很多外部输入时钟都是用全局的。

Timme · 发表于 2013-4-8 21:58:44

回复 Timme

谢谢！你的意思是，假如CLK_A通过了MUX这样的组合逻辑，那么该CLK_A 就不能用全局时钟 ...
fpga20307 发表于 2013-4-8 21:52

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你可以在最后一级比如最后一个MUX的输出端再接全局，或者完全不用全局，根据实际情况（观察Timequest时钟路径各级延时）而定。

cici520 · 发表于 2014-7-2 14:27:54

biyuming · 发表于 2014-7-2 20:06:21

进来学习一下！

wangzhe3171 · 发表于 2014-7-3 15:15:05

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