连到芯片port的cell延时为啥太大？

y3rike · 发表于 2013-4-8 09:15:54

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x

(CELL
  (CELLTYPE "AND2ST3X")
  (INSTANCE U11)
  (DELAY
(ABSOLUTE
(IOPATH A Z (8.457:8.457:8.457) (5.346:5.346:5.346))
(IOPATH B Z (7.844:7.847:7.847) (4.750:4.751:4.751))
)
  )
)

陈涛 · 发表于 2013-4-8 09:17:27

loading

y3rike · 发表于 2013-4-8 09:20:06

btw：
1.AND2ST3X的Z接口时直接连到芯片端口的
2.这是DC报出的SDF，设置了如下wire_load
set_wire_load_mode top
set auto_wire_load_selection "true"

y3rike · 发表于 2013-4-8 16:29:38

cap    trans    incr       path
NAND2B1ST3X                                                          0.03    0.13    0.19    0.43 r

i2c_logic/sdata_o (i2c_logic)
  U11/Z (AND2ST3X)                                                    5.01    13.62    7.85    8.28 r
  i2c_o (out)                                                                            13.62    0.04    8.32 r
  data arrival time                                                                                                 8.32

y3rike · 发表于 2013-4-8 16:36:34

1.因为我的模式比较多，所以设set_case_analysis  bir_mode 0;

4楼的逻辑是bir_mode 1情况下的路径，bir_mode 0不care这条路径

所以set_case_analysis  bir_mode 0;时，就给我整出来这么大的cap了

2.之所以分bir_mode为0和为1是因为这两种模式下的约束不同
一种是上升沿输出数据出去，一种是下降沿输出数据出去

  再问下版版，出现这种情况是不是必须用mcmm的flow啊
  不然总有灯下黑的情况。

陈涛 · 发表于 2013-4-8 22:51:10

可以试试MCMM，或者只是把那个pin上的case analysis去掉

y3rike · 发表于 2013-4-9 09:01:51

如果不设pin上的case_analysis，
不好约束

因为bir_mode为0和为1,涉及到的io约束不同

所以请问下，除mcmm外还有其他的方法么？

[原创] 连到芯片port的cell延时为啥太大？

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