为Java在SystemVerilog中的原配地位正身

chlalex · 发表于 2013-4-5 18:15:55

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本帖最后由 chlalex 于 2013-4-5 18:45 编辑

经常听到有同学描述SV为Verilog+C++。我替在一边暗自抹泪的Java说一句心声--”其实我才是原配“。在我看来SV实为Verilog+Java。
主要理由是Java特有而C++没有的特点在SV中都体现了：
对象用句柄不用指针；
自动垃圾收集；(C++中的对象释放够你喝一壶的)
class只支持单继承；（C++中的多继承，菱形继承，够你再喝一壶）
支持interface class多继承；(已经在2012版本中加入，参见最新IEEE SystemVerilog 1800-2012 语法参考手册)

所以个人建议正要学SystemVerilog而以前没学过面对对象编程（OOP）的同学，不要为了补OOP的知识去看C++，绝对把你搞得一头雾水还学歪了。直接找本Java入门书看看，看完后你再来看SV，你就会心的笑了。

手头没有太合适的Java入门书，这一本对入门来说可能有点过，可以凑合看看

Thinking.In.Java.3rd.Edition.Chinese.eBook.pdf (4.15 MB, 下载次数: 317 )