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[讨论] 请问一个关于FPGA实验的kermit的问题

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发表于 2013-4-3 13:19:52 | 显示全部楼层 |阅读模式

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我做一个FPGA实验,verilog代码在simulator上怎么跑怎么对。
slv_reg0信号之后一个时钟周期,slv_reg1信号变化;
还专门写了一个C代码,用来在slv_reg1信号变化时,读出slv_reg0的数值。
结果显示在kermit上。
结果跑的不对,调试时的问题也是千奇百怪,感觉verilog里逻辑上100%正确的小改动,也莫名其妙出错。
请问是不是由于kermit是由C语言代码来度数的,比如读出slv_reg1的数,花了4个时钟周期,然后下一句C代码,读出slv_reg0,就是4个周期以后的值了,所以不对?
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