对于组合逻辑的约束

malin2011

我的设计中有组合逻辑路径，所以在设置input_delay/output_delay时，如果总和超过100%个周期，那么这个组合逻辑的路径是必定报错的，这个问题怎么解决掉？

sjtusonic

回复 1# malin2011


    设置multy cycle，或改设置max delay（与时钟周期脱离关系）

malin2011

回复 2# sjtusonic


    这个模块的有个特点是存在纯组合逻辑电路COMBO，试想如果输入输出延时总和超过了一个周期，那么留给自己的就没有余量了。书上介绍了一种叫做group_path的命令，用户自定义路径组，然后DC会把这些新的路径组作为优化对象，可是，结果并没有得到优化，这个时序违反依旧存在啊。。
set_max_delay,或者multi_cycle这个命令怎么用，能详细一点吗

smartyaya

1：Re2楼。
2：可以create一个viture clock，来约束团逻辑，自然这团逻辑就会被摘出来，单独是个group path了。在这个viture clock group下设置multy cycle path。如果超过一个周期的话。
3：你插个repeater能死吗？