【AMBA AHB总线专题讨论】

wetwing

原帖由 老扁 于 2008-10-23 00:12 发表

                               
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1. 大多数程序编译后应该都cache line对齐了，你可以写一些频繁随机访问不同地址空间的程序，使得程序在cache中总是miss，可能cache就会经常发wrap出来。
2. 这个应该跟ARM内部的cache控制器和编译器有关了，跟AM ...

老扁兄，你好！我问第二个问题不是因为我关心arm内部是如何处理的，而是因为如果在不连续的情况下地址仍然是一个接着一个出来的，那么在时序控制上我就要把处理节奏控制得更加紧凑以防止出错（因为我做的项目需要对地址和数据做一些操作，而这些操作如果不是连续发生，那么时序上比较容易控制，如果地址连续出来，那么操作就要连续发生，那么时序上可能还要重新调整），所以我就是想知道，比如以你这么丰富的经验，是否在实际情况下见到过地址不连续但仍然是接连出来的情况，谢谢！

[ 本帖最后由 wetwing 于 2008-10-23 09:35 编辑 ]

老扁

原帖由 wetwing 于 2008-10-23 09:33 发表

                               
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老扁兄，你好！我问第二个问题不是因为我关心arm内部是如何处理的，而是因为如果在不连续的情况下地址仍然是一个接着一个出来的，那么在时序控制上我就要把处理节奏控制得更加紧凑以防止出错（因为我做的项目需要 ...

我明白你的意思了。这种情况应该比较少，但肯定会存在，特别是正如你所编的程序，如果你一直non-cache模式随机访问外部存储器就会出现。你是担心你的slave不能及时处理，这在AMBA总线里只有靠RETRY、SPLIT协议，或靠长时间拉低HREADY来拉住总线就可以了。

mainie000

都是高手啊，理解的这么透彻

jyzhang

最近做了个ARM系统，bootload基本能跑起来， 现在想挂SDRAM跑操作系统，SDRAM Controller有了个原型，但是发现在AHB对SDRAM进行读的时候，时序太长，因为必须等待SDRAM的数据上来后hready才能拉高，根据协议master就停在那不动了，要是每个数据都这样，运行速度完全受制与SDRAM Controller。曾想过一个master的读请求，根据这个起始地址从SDRAM中连续读一串数据到cache中，后面在有请求的话就从cache中读数据。但是这种需要有个条件：读相当于要求软件的程序反映到硬件上读请求的地址是连续的，尽量不插入其它的操作。不知道这样是否可行。是否还有其它的方式来解决这个问题？还就是一般在AHB上挂SDRAM一般要求跑到多少M时跑操作系统比较顺畅？

老扁

原帖由 jyzhang 于 2008-11-3 16:11 发表

                               
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最近做了个ARM系统，bootload基本能跑起来， 现在想挂SDRAM跑操作系统，SDRAM Controller有了个原型，但是发现在AHB对SDRAM进行读的时候，时序太长，因为必须等待SDRAM的数据上来后hready才能拉高，根据协议master就停在那不动了，要是每个数据都这样，运行速度完全受制与SDRAM Controller。曾想过一个master的读请求，根据这个起始地址从SDRAM中连续读一串数据到cache中，后面在有请求的话就从cache中读数据。但是这种需要有个条件：读相当于要求软件的程序反映到硬件上读请求的地址是连续的，尽量不插入其它的操作。不知道这样是否可行。是否还有其它的方式来解决这个问题？还就是一般在AHB上挂SDRAM一般要求跑到多少M时跑操作系统比较顺畅？

想要操作系统跑得快不用cache是不可能的。另外还要注意程序的写法和用好编译器。

jyzhang

1.使用cache是用来存从SDRAM读出的多个数据吗，写好程序和选好编译器的标准是什么，我对软件不熟，我理解是不是说软件的程序在硬件上对SDRAM操作时，是地址连续的读写（我们的SDRAM控制器在地址连续的burst的时候效率最高）。
    2.ARM对SDRAM进行操作的瓶颈是在读操作吗，就像我上面所说的，有什么更好的解决思路吗？
    3.扁兄实际做过或是用过吗，有没有性能统计的数据啊，开始设计，需要达到什么指标心里没底。

glansgang

还在学习中!

lgtyt

我知道我知道我知道

hushiqing

学习一下

jyzhang

原帖由 lgtyt 于 2008-11-7 20:23 发表

                               
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我知道我知道我知道

说说是怎么回事吧