MIT verilog 教程

menliang99 · 发表于 2013-3-21 06:45:54

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One simple question: what is wrong with this circuit?

module maybe_mux_3to1(a, b, c, sel, out);
   input [1:0] sel;
      input a,b,c;
   output out;
      reg out;

            always @(a or b or c or sel)
               begin
               case (sel)
                        2'b00: out = a;
                        2'b01: out = b;
                        2'b10: out = c;
                  endcase
               end
endmodule

MIT Verilog Tutorial Combinational Logic.pdf (364.35 KB, 下载次数: 64 )

MIT Verilog Tutorial Sequential Logic.pdf (549 KB, 下载次数: 53 )

MIT Verilog Tutorial State Machines .pdf (282.11 KB, 下载次数: 52 )

waveguides · 发表于 2013-3-21 12:18:10

打个包行不？

穿战靴的猫 · 发表于 2013-3-21 12:39:36

好东西啊

anovickis · 发表于 2013-3-21 23:45:36

consider what happens on sel = 2'b11

zhaojh948 · 发表于 2013-3-23 10:12:20

下载下来看看

xmshan · 发表于 2013-3-23 16:11:23

打个包多好啊

[资料] MIT verilog 教程

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