想写一本fpga的书，不知道放在哪个论坛，读的人多些

jeffyking

回复 27# easyma


    就是ice65，ice40了。已经被lattice收购了。可惜了。工具是ice cube。

jeffyking

回复 26# easyma


    这个是属于你们的时序库没做好，切记，做库的时候必须用worst case。任何corner都只考虑worst case。否则就会出这种问题。

Timme

   

回复  easyma


    这个是属于你们的时序库没做好，切记，做库的时候必须用worst case。任何corner都只 ...

jeffyking 发表于 2013-3-20 23:39

                               
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你在不止一个回复里提到这句话了，对此我只能说。。。建议你看一下LSI的一篇paper叫做Hold is Not Setup (Derate is Not OCV)

easyma

回复 29# jeffyking


    那你们应该比我们好，我们eda工具都是自己的，只能是a家和x家2000年初的水平，你们能搭上lattice的便车其实蛮好的，不过你和lattice搭上后国内某些行业市场就不好进了

jeffyking

回复 31# Timme


    非常好的资料，感谢。看完后，觉得对时序库必需worst case的定义更肯定了。我们处理工艺变异一般是2个措施，根据foundry的建议，在STA里面再做degrade，就是比worst case还保守。还有就是落在分布以外的器件就认为是废品了，如果客户不幸撞上了，只好换一片了。实际来看，落在分布之外的比例非常小。关于hold，我想提醒的是FPGA和ASIC不同，你仔细想想。

jeffyking

回复 32# easyma


    特殊行业量太小，养不起美国那边的人。你们能做systhesis，很强了。是原magma那个team帮你们做的吗？我们P&R,STA等也是自己做，还不错。synthesis用来用去，还是找的synplify。

easyma

回复 34# jeffyking

我们目前只有place&route，综合是第三方合作的。synplify不支持我们的器件。我们目前主攻低端用户，yao

Timme

   

回复  Timme


    非常好的资料，感谢。看完后，觉得对时序库必需worst case的定义更肯定了。我们处理 ...
jeffyking 发表于 2013-3-21 10:35

                               
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这篇paper的主题就是hold的worst case可能出现在任意corner，换句话就是没人知道worst case在哪。

fpga的hold和asic没啥差别。fpga里的时钟可以走多驱动的clock mesh（俗称global clock），也可以不走。在asic原型验证的用途里，常常不走clock mesh更方便。如果不走clock mesh，就和asic的时钟树无异。

xvminjun

回复 18# easyma


    有兴趣我们一起写好了，我的QQ:546323019

iidestiny

之前眼高手低了。。。看了大神的对话才知道FPGA也可以做的这么精致。坐等好书！