请教一个primetime静态时序仿真的问题

教父 · 发表于 2013-3-28 22:58:36

针对只有寄存器输出的路径，我个人认为大多数都是静态配置信号，如果是数据路径的话，一般都会用寄存器寄存的，静态信号一般都是一个稳定的值，所以对最后输出的寄存器来说时序是没什么问题的。就按照你的假设，整条路径的最大delay就是该信号从模块输入到寄存器前所有逻辑门的延时，不是无穷大的。在模块设计中最好不要有这样的路径出现。

maochrng · 发表于 2013-3-31 19:55:42

呵呵，比较有意思的问题

husthuige · 发表于 2013-6-13 17:34:58

看了半天还是没有解决问题吗？

raga21 · 发表于 2018-1-10 14:18:56

Thank u very much...

cuibeibei · 发表于 2018-2-9 09:11:23

谢谢楼主分享，楼主有windows版本的PT的安装包吗

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