状态机毛刺

wendy.gg.yang · 发表于 2013-6-14 14:42:08

在ｔｅｓｔｂｅｎｃｈ中对你的in的信号相对clock都做#1的延迟

gordonyjh · 发表于 2013-6-16 22:50:36

本帖最后由 gordonyjh 于 2013-6-16 22:55 编辑

如果IN有毛刺，那么Next_state就会有毛刺。可以用时钟锁一拍IN。此外IN和当前状态不应该“同时”发生变化。

uvmer · 发表于 2013-6-19 15:18:41

问题解决了吗？

basketballn · 发表于 2013-6-24 10:35:22

本帖最后由 basketballn 于 2013-6-24 10:37 编辑

若不想改设计，就加个delay cel 或一下就行了。或者in信号先过一个触发器。

小支 · 发表于 2013-8-2 09:40:19

使用verilog写状态机，记得好像是可以通过调整触发时间消除毛刺，具体不是太清楚，不过这应该不会影响你的仿真结果，只要不出现竞争冒险，一般不许要理会！

pogulu · 发表于 2013-8-2 10:06:29

使用 one hot编码

HADIST · 发表于 2013-8-3 20:01:29

状态机的输入应该是前级capture的，不会在时钟边沿到来的吧，不满足hold time了

kaka5358 · 发表于 2013-8-6 23:00:24

这个和setup time ，hold time没有关系，要看你的in激励是怎么加的（是直接#XX，还是由clock触发？）。
还要看仿真器的调度机制。
最简单的做法是不要让IN和clock同沿变化，加个delay 就好。

HADIST · 发表于 2013-8-7 01:03:22

回复 18# kaka5358
实际状态机的电路里面输入信号是不可能在时钟边沿到来的。。。。我说的这个没错么。。。。意思就是楼主的这个激励信号没加正确

smmaxl · 发表于 2013-8-7 15:30:45

这是前仿真，肯定是状态机写的不对。你确定你是三段的方式吗？每次状态都是时钟沿后面变化？

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