小弟初涉LDO，求大神解救

hszgl · 发表于 2013-9-9 13:05:58

回复 10# dscd1900

谢谢答复。这个帖子时间有点久了。
现在图省事都采用两级结构，降低精度以增强电路鲁棒性并且减小规模。

jianbinma · 发表于 2013-10-7 22:17:41

10楼说的没错。

liuxin_f · 发表于 2017-6-3 10:19:40

学习学习

今晚打老虎 · 发表于 2018-7-4 17:02:39

学习中

zs1647 · 发表于 2018-7-5 09:26:00

看过capless LDO的论文，一般轻载的时候PM最差。你的PM是负的，说明在带宽内有三个极点了，建议先将极点找出来，然后再去想办法做补偿。可能到最后，最难的是，如何在PM好的情况下，瞬态响应也好

122013137 · 发表于 2018-7-5 13:24:35

在片内为其他芯片供电

kanchiam · 发表于 2018-7-5 17:48:43

為什麼要設計100dB???一般capless已經不會太在意準度
而且capless通在希望closed-loop的反應是要快的
100db主極點一定要推到很低頻....反應一定很慢
capless沒什麼要求...一般是OTA+NMOS
主極點在NMOS的gate..增益約40db

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