关于DDR设计的一个问题，急！！！！

djqlyy · 发表于 2013-2-5 16:31:07

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在设计DDR控制器的时候遇到以下问题：
   在进行DDR读的时候，使用延时了1/4个周期的DQS信号（上升沿和下降沿）DLY_DQS，对DQ数据采样;
   在进行DDR写的时候，使用PLL产生的全局时钟信号CK，产生DQ数据;
   这样一个DQ引脚的ILOGIC和OLOGIC就分别用了两个时钟信号(DLY_DQS,~DLY_DQS，CK,~CK)；

   但问题出现了，布线不成功，通过FPGA EDITOR 发现，每个中ILOGIC的CLK0和OLOGIC的CLK0共用一个开关矩阵资源，这样的话~CK好~DLY_DQS就只有一个信号可以进到IOB中，所以布线不成功，我该怎么办呢，急急急！！！！