关于锁存器的时序分析问题

deepfox

回复 10# dkjhl623


   好像latch会有风险。就是说latch的enable会产生glitch，然后会导致latch有问题。

dkjhl623

回复 11# deepfox


    谢谢啊，你说的这个意思是说锁存器本身就存在着风险吧，还是想知道它具体在时序上难分析在什么地方？

kubilago

flip-flop是跟著一個具有一致性的的時序再傳遞資料的, 但latch不是, latch傳遞資料的致能因素是來自於組合邏輯的訊號, 周期並不固定, 因此增加STA分析時的困難, 正常來說, 我若要用latch, 我會另外針對此一latch規範timing constraint, 不會放給STA自已去分析

dkjhl623

回复 13# kubilago


    谢谢啊，意思是说比如DFF以时钟信号触发，而我们的时序约束都是基于时钟周期的，而Latch的使能信号与时钟没有直接关系的，是以一个相对时钟来说没有规律的信号来驱动的，因此利用基于clock period的timing constraint无法对latch 进行分析。
直白点就是STA是基于clock period的，而异步电路或者latch 是没有统一的或没有clock，所以才说对Latch时序分析困难，是这样么？
如果要对它就行时序分析的话，一般采取什么措施呢？

61ping

回复 14# dkjhl623


    set_data_check

kob

好！！！！！！！

Love24

说说我的理解：
1、锁存器是组合逻辑，做STA时，组合逻辑时延都是作为两个触发器之间的路径时延，例如两个触发器之间的与门，这个与门的时延综合工具是可以获取的（根据厂商提供的工艺库文件），所以综合工具可以以时钟沿为起点，去推算arrive time，但是锁存器是电平触发的，何时触发，综合工具是不知道的，或者说无法以时钟沿为起点再去准确推算arrive time，这就相当于一个与时钟沿无关的异步路径，而综合工具对异步路径的分析是非常困难的；
2、关于复位，其实复位的概念一般都是对于时序逻辑而言的，组合逻辑时，在代码设计阶段就不会有复位写法，比如，你会发现正规代码里的组合逻辑always块，一般不会有下面的写法：
always@(*)
begin
    if(~reset_n)
        xxx=xxxx;
    else if 。。。。。。