verilog 负数表示

zhaow0422 · 发表于 2013-1-9 16:04:04

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请问在verilog 中用singed 表示有符号数时，reg signed [3:0] a;
表示的是a的范围是+-15 还是+-7??

多谢

asic_service · 发表于 2013-1-9 16:14:35

固定一个符号位。
然后剩下的表示数值。
所以你的例子是：[-8, 7], 包含-8,7。

zhaow0422 · 发表于 2013-1-9 17:07:49

回复 2# asic_service

明白谢谢

mymemory · 发表于 2013-1-9 17:15:37

回复 3# zhaow0422

将有符号数理解为二进制补码，就知道它的表达范围了。

fivelzy · 发表于 2013-1-26 11:07:37

了解了解

masaka_xlw · 发表于 2014-3-11 18:21:11

-8 - 7

[求助] verilog 负数表示