采样保持电路SFDR,输入信号100Mhz，SFDR60dB,600Mhz，SFDR30dB

xuriver2012

好的，受教了，我去研究研究

朱立平

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happywith123us

不错的东西

lvbenqiang123

回复 5# 朱立平
Hi，Mr.朱  

我有一个疑问 ，
1，您提到的OP的BW 是sample rate的8~10倍。请问这个您是怎么得到的？ 这时候的BW是op的open loop bw吗？
2，现在我做一个采样保持电路，电荷转移形式的，具有放大功能的S/H（实际是PGA）。电路后边是12bit pipeline ADC。假设sample cap Cs，Feedback cap Cf，我采样频率是50MHz, Cs/Cf=4，那么这时候 feedback factor =1/5(忽略op的 input cap)。
那么我在设计opamp的时候，是否是输出最大幅度的时候，信号建立在12bit精度以内的时间要小于hold cycle 的时间（10ns）？如果要建立在12bit精度以内，算出来 loop bw在200MHz左右（大约分配了2ns时间给slew），那么 这时候opamp的open loop bw要在1GHz了。请问这时候0.35um CMOS很难做到1GHz。不知道这时候怎么办？该如何考虑？ 是否线性稳定的时间不须要稳定在12bit精度？


希望你能抽出时间帮忙解答一下，谢谢！


另外，关注你新浪微薄了 。

newrfdesign

thanks