请教一个系统时钟频率的很怪异的问题。。。。。

adwywy · 发表于 2013-1-5 22:59:22

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ISE14.1下做了个工程，时序约束到100Mhz，implement后的时序分析也正常。但是实际只能工作到30MHZ，再高数据就有错误了。
各位大侠遇到过类似的问题么？怎么处理的？谢谢

forestimber · 发表于 2013-1-5 23:23:59

数据怎么产生的，从FPGA IO进来的吗？有别的异步时钟吗？有的时候自己没做到位，工具误认为有其他时钟，同步设计搞成了异步，导致没有约束好；有时候io delay没加上。

adwywy · 发表于 2013-1-5 23:34:50

本帖最后由 adwywy 于 2013-1-5 23:37 编辑

时钟从专用时钟引脚进来,经过DCM分成2个时钟，一个作为系统时钟，一个作为串口的时钟。
时钟约束是约束的时钟引脚的时钟。数据是通过串行口进来的，然后送给RAM，然后开始处理RAM的数据

dlb05061131 · 发表于 2013-1-6 00:07:12

只能工作到30M的表现是什么呢？

adwywy · 发表于 2013-1-6 20:25:34

时钟超过30M，结果的数据就错误了。

lordlion · 发表于 2013-1-6 20:28:05

检查下约束文件，是不是不严谨或者不完整。看看数据交互的接口，是否异步

falloutmx · 发表于 2013-1-7 09:40:54

这个描述不详细，也不严谨。先不说你的时序约束是否完整。在外部信号有毛刺的情况下，系统提高频率采到毛刺也是能导致数据错误的。数据错了，到底是采进来就错了，还是从RAM出来处理的时候错了？

xkxaut0701 · 发表于 2013-1-7 13:11:16

这个描述不详细，也不严谨。先不说你的时序约束是否完整。在外部信号有毛刺的情况下，系统提高频率采到毛刺 ...
falloutmx 发表于 2013-1-7 09:40

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支持大牛的说法！！！！

buley · 发表于 2013-1-7 16:21:41

有很多种可能性：
1. FPGA时钟和外部数据时钟不同步，你看到的30MHz没出错可能是暂时现象
2. IOdelay没用上，数据在IO口进入时建立或保持时间不够
3. 如果功能仿真能够上100MHz，而实际板上不能，请查看时序报告关于数据信号那块有没有问题，是否需要加时序约束。

poiu_elab · 发表于 2013-1-7 21:40:11

顺着这位大哥的问题我想问下IO delay一般都是哪里知道具体是要约束到多少的呢？

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