1.ICC初始化结束,读入DC综合后的网表时,提示一个错误: Error: Module name: Length of name is bigger than 1023 (name: xxxxxxxxxx)
Error: Parser error: negative index and/or other unsupported syntax .
Error: Verilog parser cannot parse the ./or1200_soc_top.v source file.
造成在以后设置current design 时出错。
疑问:1> 为何在DC综合生成网表示不会报 length name is bigger than 类似的错误?
这种错误时如何引起的呢?
2> 上诉提出的错误如何解决?