在多电源域中，一般大家如何减小噪声通过地对芯片性能的影响？

qiaqianvwu · 发表于 2013-1-7 12:39:00

我们一直在说减小降低噪声，要减小的主要就是衬底耦合噪声啊，上述提到的各种手段例如分开走线，保护环，敏感电路远离噪声源之类都是版图中用来减小噪声的手段

zhuyujun · 发表于 2013-1-7 13:13:53

回复 11# qiaqianvwu

学习了！

gaojun927 · 发表于 2013-1-7 17:23:12

这个和衬底特性密切相关的。jssc上的研究论文说法是：对高阻衬底，拉开模块距离非常有效。对低阻衬底，拉开到一定程度效果就不会增加了。另一个pll论文的说法是，对于pll中的大电容，最好的效果是衬底与s短接公用地线。所以这些讨论都是有前提的，泛泛的记住几个结论有时反而会导致错误。

dinggo · 发表于 2013-1-8 09:04:41

有噪声衬底耦合的书，看了就有概念了

Rucas · 发表于 2013-1-8 10:10:10

回复 14# dinggo

推荐一下，谢谢！

zhuyujun · 发表于 2013-1-8 13:13:35

回复 14# dinggo

在哪里啊？推荐一下吧，谢谢！

allen_tang · 发表于 2013-1-8 18:25:35

回复 10# Rucas

多电源一般多了DNW或者NBL隔离，衬底噪声影响会有多大啊

Rucas · 发表于 2013-1-10 14:28:07

回复 17# allen_tang

我也不清楚，有时候芯片测试不是太好，Designer给出的结论就是版图中的衬底噪声造成的。。。

max_max · 发表于 2013-1-10 20:42:31

一般通过加隔离环把衬地都隔离掉.比如TX和RX电路里把他们放在不同的保护环里，相当於把衬地隔离了，隔离效果取决与它们与隔离环的距离和隔离环的结深,CMOS结果可以用反偏二极管做衬底隔离,也可以用大电容来隔离地和电源上的噪声。

allen_tang · 发表于 2013-1-11 19:57:28

回复 18# Rucas

不能完全信RD的，如果是triple-well的工艺，衬底上可能有些high voltage的device外，其它的device都是和噪声隔离开的，这样的话，衬底上的噪声还能对芯片的性能产生很大的影响？

[讨论] 在多电源域中，一般大家如何减小噪声通过地对芯片性能的影响？